EDA顶级盛会DAC2019会议全文链接下载（含科研翻译利器演示）

DAC2019大会于2019年6月4日上午12: 00(美国西部时间2018年6月3日上午9: 00)开幕，2019设计自动化大会(DAC2019，

设计自动化大会在内华达州拉斯维加斯拉开帷幕。

现场供图：马克

ACM/IEEE DAC。。是集成电路芯片设计和辅助工具研究领域最具影响力的学术。。之一。

。。由美国计算机学会设计自动化专业组(ACM/SIGDA)、电气电子工程师协会(IEEE)和电子系统设计联盟(ESD Alliance)主办。该。。已有50多年的历史。

举办多项活动，包括40岁以下创新者奖评选、系统设计大赛等，提供教育、展览和行业最新发展趋势。DAC大会被誉为EDA领域的奥斯卡。

它是世界领先的技术。。和电子设计自动化贸易展，是公认的电子系统设计和自动化的首要。。。DAC为设计师、研究人员、工具开发人员和供应商提供优秀的培训、教育、展览和一流的交流机会。每年都有成千上万的参与者。

受到业内人士和全球专家学者的高度关注。DAC是以电子设计系统(EDA)、嵌入式系统与软件(ESS)、知识产权(IP)为主题的重要。。，是集成电路设计领域的一次大聚会。

是全世界EDA、代工、IP提供商的盛会。今年，超过150家领先公司和新兴公司参加了展览，并展示了EDA行业的最新技术研究成果。参展企业比去年减少了近20家。

参展的顶级公司包括Synopsys、Cadence、Mentor和SILVACO等领先的EDA公司，以及英特尔、TSMC、三星、IBM和IMEC等综合性公司。据报道，

今年，大会专家（.....涉及敏感内容网站自动屏蔽.....）会精心挑选了近300个技术专题和。。，介绍行业最新发展和趋势、管理实践、新产品、新方法和新技术。

鸣谢：以上信息来自微信微信官方账号：《DAC2019盛大开幕，。。EDA公司携利器联袂亮相》 https://mp.weixin.qq.com/s/lzn1BL1I9glFBRu5vwaKLg.的文章《核心思想》

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我刚刚试着翻译了一下DAC2019论文下载页面上的摘要，效果很好。

DAC2019全文下载链接http://www.sigda.org/dac-2019-toc from=timelineisappinstalled=0。

打开界面是这样的：

点击第一篇文章直接下载打开PDF文件。

翻译工具得心应手，之前论文的标题和摘要都是用CopyTranslator翻译的。翻译效果很好，除了几个比较新的专业术语，其余和人工翻译没有太大区别。

LAMA: Link-aware hybrid management of memory access in emerging CPU-FPGA platforms (LAMA: Link-aware hybrid management for memory access in emerging CPU-FPGA platforms)

Liang feng

Zhao jieru

beam

Sharad Sinha

Wei Zhang

To satisfy increasing computing demands, heterogeneous computing platforms are gaining attention, especially CPU-FPGA platforms. Recently, emerging tightly coupled CPU-FPGA platforms with shared coherent caches (such as the Intel HARP and IBM POWER with CAPI) have been proposed to facilitate data communication and simplify the programming model. In this work, we propose LAMA, a static analysis and dynamic control combined framework for memory access management in such platforms, to further enhance the memory access efficiency and maintain the data consistency. Based on implementation results on the real Intel HARP2 platform, LAMA is shown to improve the performance by 34% on average with low overhead.

为了满足不断增长的计算需求，异构计算平台正在受到关注，尤其是CPU-FPGA平台。最近，

已经提出新兴的紧密耦合的CPU-FPGA平台与共享的相干高速缓存（例如Intel HARP和带有CAPI的IBM POWER）以促进数据通信并简化编程模型。在这项工作中，我们提出了LAMA，

这种平台中用于内存访问管理的静态分析和动态控制组合框架，以进一步提高内存访问效率并保持数据一致性。根据真实英特尔HARP2平台的实施结果，LAMA平均可以低开销将性能提高34。

Thread Weaving: Static Resource Scheduling for Multithreaded High-Level Synthesis

线程编织：多线程高级综合的静态资源调度

Hsuan Hsiao

Jason Anderson

In high-level synthesis (HLS), software multithreading constructs can be used to explicitly specify coarse-grained parallelism for multiple accelerators. While software threads typically operate independently and in isolation of each other on CPUs, HLS threads/accelerators are sub-components of one circuit. Since these components generally reside in the same clock domain, we can schedule their execution statically to avoid shared-resource contention among threads. We propose thread weaving, a technique that statically interleaves requests from different threads through scheduling constraints. With the guarantee of a contention-free schedule, we eliminate replication/arbitration of shared resources, reducing the area footprint of the circuit and improving its maximum operating frequency (Fmax).

在高级综合（HLS）中，软件多线程构造可用于明确指定多个加速器的粗粒度并行性。虽然软件线程通常独立运行并且在CPU上彼此隔离，但HLS线程/加速器是一个电路的子组件。由于这些组件通常位于同一时钟域中，

因此我们可以静态地调度其执行以避免线程之间的共享资源争用。我们提出线程编织，这是一种通过调度约束静态地交织来自不同线程的请求的技术。通过无争用时间表的保证，我们消除了共享资源的复制/仲裁，

减少了电路的面积并提高了其最大工作频率（Fmax）。

Exact and Heuristic Allocation of Multi-kernel Applications to Multi-FPGA Platforms

多核应用到多FPGA平台的精确和启发式分配

Junnan Shan

Mario R. Casu

Jordi Cortadella

Luciano Lavagno

Mihai T. Lazarescu

FPGA-based accelerators demonstrated high energy efficiency compared to GPUs and CPUs. However, single FPGA designs may not achieve sufficient task parallelism. In this work, we optimize the mapping of high-performance multi-kernel applications, like Convolutional Neural Networks, to multi-FPGA platforms. First, we formulate the system level optimization problem, choosing within a huge design space the parallelism and number of compute units for each kernel in the pipeline. Then we solve it using a combination of Geometric Programming, producing the optimum performance solution given resource and DRAM bandwidth constraints, and a heuristic allocator of the compute units on the FPGA cluster.

与GPU和CPU相比，基于FPGA的加速器具有更高的能效。但是，单个FPGA设计可能无法实现足够的任务并行性。在这项工作中，我们优化了高性能多内核应用程序（如卷积神经网络）到多FPGA平台的映射。

首先，我们制定系统级优化问题，在一个巨大的设计空间内选择管道中每个内核的并行性和计算单元数。然后我们使用几何编程的组合来解决它，在给定资源和DRAM带宽约束的情况下产生最佳性能解决方案，

以及在FPGA集群上计算单元的启发式分配器。

A Flat Timing-Driven Placement Flow for Modern FPGAs

适用于现代FPGA的平面定时驱动布局流程

Timothy Martin

Dani Maarouf

Ziad Abuowaimer

Abeer Alhyari

Gary Grewal

Shawki Areibi

In this paper, we propose a novel, flat analytic timing-driven placer without explicit packing for Xilinx UltraScale FPGA devices. Our work uses novel methods to simultaneously optimize for timing, wirelength and congestion throughout the global and detailed placement stages. We evaluate the effectiveness of the flat placer on the ISPD 2016 benchmark suite for the xcvu095 UltraScale device, as well as on industrial benchmarks. Experimental results show that on average, FTPlace achieves an 8% increase in maximum clock rate, an 18% decrease in routed wirelength, and produces placements that require 80% less time to route when compared to Xilinx Vivado 2018.1.

在本文中，我们提出了一种新颖的平面分析时序驱动布局器，无需针对Xilinx UltraScale FPGA器件进行明确封装。我们的工作使用新颖的方法在整个全球和详细的放置阶段同时优化时序，线长和拥塞。

我们评估了平板放置器在xcvu095 UltraScale器件的ISPD 2016基准测试套件以及工业基准测试中的有效性。实验结果表明，与Xilinx Vivado 2018.1相比，

FTPlace平均最大时钟速率提高8，布线线路长度减少18，并且产生的放置时间要少80。

全文完。